AMD と Intel が互いに競争できるようになるために、Zen アーキテクチャにはどのような進歩がありましたか?

AMD が最後に Intel と直接対決したのは何年も前のことだ。 A ファンは皆、EV6 バスによって開拓された K7 時代と、AMD64 が Microsoft の新システムに支持され、Intel が IA64 の推進を断念して A からライセンスを取得して x86-64 に切り替えざるを得なくなった栄光の時代を懐かしく思っています。しかし、良い時は決して長くは続かない。 Intel が NetBurst の影を取り除き、Core 時代を築いたため、A は I に対して優位に立つことができなくなりました。その後、ARM 陣営に加わっても、Intel には何の利益ももたらしませんでした。同時に、GPU 部門も衰退が顕著になり、NVIDIA によって長い間抑圧されるようになりました。そのため、過去数年間は「スライド」工場というあだ名が付けられました。AMD は「PPT で国を救う」という方針に頼って A ファンの心を宙に浮かせてきましたが、A のアップグレードに直面するたびに、彼らのサポートコメントはほとんど自虐的なものになっています。しかし今回、AMD は人々に本当に好転の希望を与えたようだ。今週開催されたHot Chips 2016チップ技術フォーラムで、AMDは新しいマイクロプロセッサアーキテクチャZenに関する多くの詳細を公開しました。これはヒーローの復活の兆しのようです。では、AMD が再び Intel と同じ土俵に立つことができるよう、Zen はどのような進歩を遂げたのでしょうか?活力を与えるもの：マイクロ命令キャッシュ次世代マイクロプロセッサアーキテクチャの設計では、AMD は既存のアーキテクチャを完全に放棄し、最初から「高性能 x86 プロセッサ」という目標を設定し、Zen のコアを再設計することを選択しました。前世代のアーキテクチャ、つまりブルドーザー/掘削機は、実際のテストで多くの欠陥が明らかになりました。 AMD のコア設計エンジニアは、漏れをチェックして補うのではなく、最初に分解してから構築することを選択する独自の考慮事項を持っている必要があります。新しいコアアーキテクチャには注目すべき変更点が 1 つあります。AMD が Zen にマイクロ命令キャッシュを追加したのです。コンピューティングモジュールにおけるマイクロ命令キャッシュの役割は、マイクロ命令をマイクロ命令キューに近づけ、コアが下位レベルの命令キャッシュから命令をフェッチするのに余分な時間を費やすことを回避することです。これは、コア全体の実行効率を向上させるのに非常に効果的です。 Intel は、CPU コア設計にマイクロ命令キャッシュを非常に早い段階で追加し始め、その結果が非常に良好であったため、数世代にわたってそれを続けました (Intel と AMD の差を広げた Conroe がこれによって直接恩恵を受けた可能性があることを考慮すると、AMD の模倣がより大きなプラス効果をもたらすと信じない理由はありません。 AMD Zen のマイクロ命令キャッシュに関する現在の疑問は、そのサイズだけです。推測するに、一般的なマイクロオペレーションキャッシュは比較的小さく、Intel のマイクロオペレーションキャッシュは 8 ウェイ 1536 uOps をサポートしているため、選択肢があまりないため、AMD のバッファーパラメーターは Intel と同等になるはずです。これにより、Zen では前世代のコアと比較してクロックサイクルあたりの命令数 (IPC) が少なくとも 40% 増加しているという AMD の主張は、はるかに信頼性が高まります。もちろん、数値的な改善なしにマイクロ命令キャッシュだけを追加した場合、40% という数字はやや見劣りすると思われるため、AMD は Zen のさまざまな指標も拡大しました。単一のマイクロ命令ディスパッチの数は 4 から 6 に増加しました (4 つの整数マイクロ命令と 6 つの浮動小数点マイクロ命令を同時にディスパッチできます)。整数/浮動小数点命令スケジューラが 48/60 から 84/96 に増加しました。 L/S キューとコールバックキューの長さは両方とも約 50% 増加しました。理想的には、これらの数値の改善とより正確な分岐予測を組み合わせることで、コアは最速の順序でより高いスループットを達成し、この高い効率をより長い期間維持できるようになります。 AMD Zen は、マイクロ命令キャッシュによって、コアの欠点を補ったと言えます。このステップがなければ、Intel に挑戦することは不可能でしょう。信頼を再び再構築: キャッシュ階層の再構築Zen のキャッシュ階層構造は、ブルドーザーに例えると完全に変化しました。 AMD はキャッシュのレイテンシや帯域幅などのデータについて議論することを避けていますが、現時点ではプラスの効果をもたらす可能性のある変更は存在すると考えられています。まず、 Zen では、各コアの 32KB の第 1 レベルデータキャッシュをブルドーザーのような貫通型からライトバック型に変更し、コアキャッシュのデータ更新を CPU とメモリのバスサイクルに結び付けなくなりました。これにより、低速メモリが同じバスサイクル内でキャッシュされたデータを同期するのを待たずに、第 1 レベルキャッシュのバースト書き込みのパフォーマンスを維持できます。また、ロード操作はストア操作よりも頻繁に行われるという統計によると、Zen の第 1 レベルキャッシュは L/S ユニットを非対称にし、より多くのロードチャネルを提供します。全体像に戻ると、AMD はオリジナルの Bulldozer アーキテクチャを完全に解体し、新しい CCX を構築しました。これは、4 つの CPU コアとそれらの第 1 レベルおよび第 2 レベルのキャッシュを第 3 レベルのキャッシュに掛ける構造です。この 8MB L3 キャッシュは、CPU コアに必要なプリフェッチ/要求命令に基づいてデータを収集する一般的な CPU 下位レベルキャッシュとは異なります。その役割は、時間内に実行されなかったか、ライトバックコマンドによって無効とマークされたために第 1 レベルおよび第 2 レベルのキャッシュから削除された命令を一時的に保存することです。難民キャンプのようなもので、第 1 レベルおよび第 2 レベルのキャッシュほど効率的ではありません。ただし、Zen コアの 8 ウェイ L2 キャッシュは 512KB と大きいため、この非効率性はある程度補うことができます。同時に、難民キャッシュは二次キャッシュにデータを保存する必要がないため、キャッシュ内のデータの冗長性が低減され、間接的にキャッシュの利用効率、つまりキャッシュ容量が向上します。 AMD が Zen で採用しているモジュラー設計により、新しい CPU の製品ラインのスケーラビリティも向上し、最もエネルギー効率の高いモバイルチップから最もパフォーマンスの高いチップまですべてを 1 つのアーキテクチャでカバーできるようになり、前世代のようなギャップを回避できます。たとえば、CCX は、Intel のモバイル i3/i5 と競合するラップトップ用の低電力クアッドコア CPU にすることができます。デスクトップでは、2 つの CCX を組み合わせて 8 コアの Zen を作成し、i7 に正面から挑戦することができます。しかし、AMDはCCX間の相互接続構造がどのようなものなのかを具体的には明かさず、HyperTransportバスの改良による推測を否定したものの具体的な回答は示さず、考えさせる疑問を残した。つまり、 AMD の主張どおりにキャッシュ効率が達成できるかどうかは別として、第 1 レベルおよび第 2 レベルのキャッシュスループットが 2 倍になり、第 3 レベルのキャッシュ速度が 5 倍になると、少なくともサイズの点では、Intel の現在の Skylake を上回ることは問題ないでしょう。三元法: 真の SMT Intel の同時マルチスレッド (SMT) の適用は 2008 年にまで遡ります。コアを 2 つのスレッドに分割するのは難しい作業です。これら 2 つのスレッドに、互いにうまく連携し、キャッシュとリソースを合理的に使用し、独占しないように指示するだけで、エンジニアたちは非常に落ち込むでしょう。おそらく、AMD は長年にわたり自社の CPU に SMT 機能を追加していなかったため、この問題が発生したのでしょう。来年には 8 コア / 16 スレッドの AMD CPU が登場するはずです。内部的には、 Zen コア内のスレッド間のスケジューリングは主にタイムシェアリング戦略に従います。スレッドごとに占有特性が異なる可能性があることを考慮すると、これは最善の解決策ではありませんが、AMD は独自のスレッドマーキング/識別方法を使用してこれを強制しています。 Zen では、プロセスの優先度に干渉する状況が通常 3 つあります。 1 つは、CPU が各スレッドのデータフローを分析して、どのスレッドのアルゴリズムの優先度が高いかを判断することです。分岐予測や整数/浮動小数点の名前変更などのリソースを大量に消費するタスクの場合、スレッドはそれに応じて優先度を調整します。もう 1 つは、スレッドが TLB キャッシュやロードキュー操作などの遅延に敏感な操作 (通常はユーザーフィードバックへのタイムリーな応答として上位層に反映される) を伴う場合、CPU は遅延要件マークに基づいてスレッド処理の優先順位を割り当てるというものです。シーケンスに従うマイクロ命令キューなどの部分については、CPU は静的なタイムシェアリング戦略を使用して、スレッドが交互に処理できるようにします。残りについては、はるかに単純で、より粗雑です。先着順です。対応するコアリソースをさらに必要とするスレッドが、最初にそれらを占有しようとします。これをオペレーティングシステムやアプリケーションソフトウェアのレベルにまで引き上げ、AMD の SMT をその観点から観察すると、Intel のハイパースレッディングに似ています。各スレッドはコアとして扱われ、Bulldozer のようなリソース使用制限はありません。 AMDが今回、インテルのハイパースレッディングからインスピレーションを得て、インテルを凌駕できるかどうかは分かりませんが、前世代のAMD CPUに比べてZenの浮動小数点演算のパフォーマンスが大幅に向上することは間違いありません。プロセス技術: 再び FinFET。皆さんは FinFET という言葉を聞くのに飽き飽きしていると思います。この技術については、携帯電話のプロセッサチップに関するこれまでの議論の中で何度も紹介してきたので、ここでは簡単に説明します。電力消費は、AMD が独自の CPU を設計する際に常に考慮してきた側面です。 100W 未満の TDP を達成するには、ゲートクロックをより積極的に設定するだけでは不十分です。 Zen は、以前 Polaris GPU で実際にテストした Global Foundries の 14nm FinFET プロセスを活用する予定です。さらに、AMD は GPU ソリューションをコピーするつもりはありません。また、密度最適化プロセスも使用したいと考えています。結局のところ、DIE 領域を制御する必要がありますが、これは AMD が今回の Hot Chips で説明しなかったことです。現在の設計により 500 平方ミリメートルの 14nm DIE の使用を余儀なくされると、AMD の通常の価格戦略に反することになり、最終製品は間違いなく非常に高価になるでしょう。しかし、Zenの誕生には常にターゲットの調整が伴ってきたことを考えると、AMDの次世代CPUが今見ているものをどれだけ維持できるかは判断が難しい。書類上は40%、実際は2%？ここまで述べてきましたが、エンドユーザーが PPT に騙されることは実際には非常に困難です。数字や建築がどれだけ誇張されていても、彼らが望むのはたった 2 つのことだけです。まず、適切な価格で購入できること。 2 番目に、実際に使用したときに速いと感じられる必要があります。 AMD は、Hot Chips 2016 の参加者に、3GHz 8 コア Zen と 3GHz 8 コア Broadwell-E の Blender ベンチマークを披露しました。同じマルチスレッドカスタムロードでは、Zen は Broadwell よりも 2% 高速でした。しかし、AMD は構成の詳細をこれ以上明らかにしませんでした。「PowerPoint から立ち上がった」という歴史があるため、言葉には慎重でなければなりません。国民の疑念を払拭するのは容易なことではない。 AMD が Zen を 2017 年第 1 四半期に大量出荷できれば (実際、当初は今年 10 月に予定されていたが、現時点ですでに延期されている)、消費者は最初にブランドコンピューターで新しい CPU を見つけることになるかもしれない。おそらく彼らはこの機会を捉えてハイエンド x86 CPU の戦場に復帰し、再び Intel と競争できるだろうが、少なくとも古いライバルと対峙するときに使えるカードを確保し、再びデフォルトしないようにする必要がある。

今日頭条の青雲計画と百家曼の百+計画の受賞者、2019年百度デジタル著者オブザイヤー、百家曼テクノロジー分野最人気著者、2019年捜狗テクノロジー文化著者、2021年百家曼季刊影響力のあるクリエイターとして、2013年捜狐最優秀業界メディア人、2015年中国ニューメディア起業家コンテスト北京3位、2015年光芒体験賞、2015年中国ニューメディア起業家コンテスト決勝3位、2018年百度ダイナミック年間有力セレブなど、多数の賞を受賞しています。

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